Xilinx 隆重发布 Vitis 统一软件平台

jlqsczw2007
jl 10月09日 字数 292

历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

元芳,你怎么看?

19 个回复
StrongLeg
88 10月09日

问号脸

【 在 jlqsczw2007 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

: 元芳,你怎么看?

spadger
imdx 10月09日

安装包100GB?

【 在 jlqsczw2007 (jl) 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开

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msp430
FPGA 10月10日

看了一眼代码库,感觉很牛掰。

opencv一些函数都很固定的,把底层硬件砖块搭好,把用户软件代码解析好,类似gpu一样,理论上肯定能加速开发,感觉fpga工程师 verilog 要退出舞台了。。。

很多做机器学习fpga加速的创业公司,比较尴尬了。。。

【 在 jlqsczw2007 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

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zenodo
zenodo 10月11日

总是需要市场的检验的。verilog是没意义了。

xi475043
高知社区 10月11日

硬件工程师都要淘汰了么。。。

【 在 zenodo 的大作中提到: 】

: 总是需要市场的检验的。verilog是没意义了。

javaboy
喝了咖啡就话多-_-; 10月11日

怎么可能。。写js的还能淘汰写浏览器的?

【 在 xi475043 (高知社区) 的大作中提到: 】

: 硬件工程师都要淘汰了么。。。

hotland
随机猪 10月11日

造轮子不需要太多人,有几个专家就行

【 在 xi475043 的大作中提到: 】

: 硬件工程师都要淘汰了么。。。

HANNING
WINDOWADD 10月11日

大概看了一眼,似乎目前只能在特定的硬件加速平台上使用?

我们一般都是自己搭建硬件平台。

【 在 jlqsczw2007 (jl) 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

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imlaohe
大龄小青年,奔四无产者 10月11日

几年前我就觉得我这种写verilog的快被抛弃了

现在看来还好

已经学不动新东西了感觉

jlqsczw2007
jl 10月13日

肯定不会的,

这样还有啥意义。

【 在 HANNING 的大作中提到: 】

: 大概看了一眼,似乎目前只能在特定的硬件加速平台上使用?

: 我们一般都是自己搭建硬件平台。

InterRonaldo
罗那尔多在Inter 10月17日

应该是特定的,不然都不买alveo了

【 在 jlqsczw2007 的大作中提到: 】

: 肯定不会的,

: 这样还有啥意义。

jxj
纸飞机-BH1RXH@Radio 10月21日

最早看到过一个demo,那是用C语言写FPGA设计,然后上FPGA一跑,出来一个3D场景。被震惊,不可想象用vhdl或者verilog实现该是多么的复杂。那是2002年左右吧。

现在17年过去了,都看淡了。verilog/vhdl是不可取代的。

xilinx altera nvidia intel amd,不遗余力的推各种工具,目的其实就是多卖芯片。因为他们知道,这世界上数100个工程师,99个是软件的,只有一个会写HDL。所以必须把芯片包装成软件,就算性能再烂,也要包装成软件。并不是要淘汰HDL,而是为了把芯片销量提高100倍。

初期可以很快的让软件工程师用起来FPGA,然后大肆宣传。后面产品在市场上真刀真枪干起来,打磨一点点硬件资源,成本,功耗的时候,还得有懂HDL的人来干。

【 在 jlqsczw2007 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

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qwepoi
LadiesMan217 10月21日

HLS都说了多少年了,10年前就说不用verilog了,可是现在呢

【 在 msp430 () 的大作中提到: 】

: 看了一眼代码库,感觉很牛掰。

:  opencv一些函数都很固定的,把底层硬件砖块搭好,把用户软件代码解析好,类似gpu一样,理论上肯定能加速开发,感觉fpga工程师 verilog 要退出舞台了。。。

: 很多做机器学习fpga加速的创业公司,比较尴尬了。。。

: 【 在 jlqsczw2007 的大作中提到: 】

gooddream
gooddream 10月21日

这个软件大概设计思路和核心搞明白了,我准备搞个国产的类似的EDA工具

【 在 jlqsczw2007 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

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gooddream
gooddream 10月21日

补充一下,这个软件其实比vivado,HLS要简单,vivado和HLS真的是难以逾越的高度

【 在 jlqsczw2007 的大作中提到: 】

: 历经五年、投入总计 1000 个人工年而打造,Vitis 统一软件平台无需用户深入掌握硬件专业知识,即可根据软件或算法代码自动适配和使用赛灵思硬件架构。此外,Vitis 平台不限制使用专有开发环境,而是可以集成到通用的软件开发工具中,并利用丰富的业经优化的开源库,使开发者能够专注于算法的开发。

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zyxwvutsrqp
<m|p|n>=1 10月21日

话是不错。但搞软件的用有着无数倍资源的 FPGA 做出原型,搞定了业务逻辑后,再找来用 HDL 重写的人,就只能是被压榨的份了。指标是人家定的,业务是别人撑握的,设计里的资源下不来还会被怀疑水平不够。所以,最终 HDL 高手也只能尽量少用 HDL, 而用这些 HL 工具向上游走。

【 在 jxj (纸飞机-BH1RXH@Radio) 的大作中提到: 】

: 最早看到过一个demo,那是用C语言写FPGA设计,然后上FPGA一跑,出来一个3D场景。被震惊,不可想象用vhdl或者verilog实现该是多么的复杂。那是2002年左右吧。

: 现在17年过去了,都看淡了。verilog/vhdl是不可取代的。

: xilinx altera nvidia intel amd,不遗余力的推各种工具,目的其实就是多卖芯片。因为他们知道,这世界上数100个工程师,99个是软件的,只有一个会写HDL。所以必须把芯片包装成软件,就算性能再烂,也要包装成软件。并不是要淘汰HDL,而是为了把芯片销量提高100倍。

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jeffyking
jeffyking 10月21日

很有意思的观点。还是要看软件是利润来源还是硬件是利润来源吧。谁挣钱,谁嗓门大。

【 在 zyxwvutsrqp 的大作中提到: 】

: 话是不错。但搞软件的用有着无数倍资源的 FPGA 做出原型,搞定了业务逻辑后,再找来用 HDL 重写的人,就只能是被压榨的份了。指标是人家定的,业务是别人撑握的,设计里的资源下不来还会被怀疑水平不够。所以,最终 HDL 高手也只能尽量少用 HDL, 而用这些 HL 工具向上游走。

jlqsczw2007
jl 10月21日

为什么?

说说看。

【 在 gooddream 的大作中提到: 】

: 补充一下,这个软件其实比vivado,HLS要简单,vivado和HLS真的是难以逾越的高度

gooddream
gooddream 10月21日

秘密,也许我后面几年要靠这个搞点钱

【 在 jlqsczw2007 的大作中提到: 】

: 为什么?

: 说说看。