[建议]推荐一个数字IC/FPGA设计课程,已被国内大公司采用

yangyuf
yangyuf 2019-03-23 字数 3068

推荐一个不错的数字电路设计(数字IC前端设计/FPFA)课程,由有12年从业经验的工程师讲解。力争刷新对数字设计的认识,不要误以为会写verilog就是数字电路设计了。

课程持续更新中(已发布1~8节):https://ke.qq.com/course/379407?tuin=64ce5e2a

该课回答很多大家忽略的基本的,但重要的问题。比如:

1:教你写代码时预估逻辑的延时,不用在DC综合不过时再回来改pipeline结构,改代码。比如假设a[15:0] + b[15:0]综合时能做到的最小延时是10ns,请问a[15:0] + b[15:0]+ c[15:0]最小能做到多少延时?是18~22ns吗?

2:深入理解数字电路概念。比如:DFF的setup time可以==0吗?hold time可以==0吗?(setup+hold)可以==0吗?

3:找到coding指导背后的原因。比如:为什么寄存器赋值推荐”<=”,组合逻辑赋值推荐”=”;为什么三态门(Tri-state)不能做在芯片内部。

课程大纲:

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第一期:数字电路设计入门:

第一部分:数字电路原理:

CMOS晶体管原理(试听);基本电路单元原理;常用组合逻辑电路结构(MUX;加/减法器;乘法器;除法器);SRAM结构与控制;

第二部分:可综合Verilog数字电路设计基础:

数字前端设计流程与工具介绍;可综合Verilog语言;Verilog组合逻辑设计(MUX;译码器;加/减法器;乘法器;除法器);时序逻辑设计(状态机设计);generate使用;参数化IP设计介绍;基于Verilog的TestPattern编写;

第三部分:数字电路仿真工具介绍:

Modelsim仿真工具使用介绍;VCS仿真工具使用介绍;Debussy/Verdi调试工具介绍;nLint/Leda代码检查工具介绍;

第四部分:静态时序分析基础:

cell library介绍与电路延时的计算方法;时钟树介绍;寄存器setup/hold介绍;静态时序分析基础介绍;

第五部分:跨时钟域电路设计:

跨时钟域电路原理;基本同步电路结构;异步FIFO设计与分析;

第六部分:系统总线介绍:

APB总线介绍;AHB总线介绍;AXI总线介绍;一个AXI Bus系统介绍(地址寻址与数据访问;

第七部分:IP设计范例:

仲裁器设计;AXI Master设计(支持多个command并发);图像采集接口设计;图像高斯滤波器设计;

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第二期:数字芯片前端设计:

第一部分:DC综合工具使用:

DC综合流程;DC下SDC时序约束编写;TCL脚本语言简介;DC综合环境建立;DC综合脚本范例讲解;

第二部分:形式验证:

形式验证原理;Formality工具使用;

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第三期:FPGA设计:

第一部分:FPGA原理介绍:

FPGA原理介绍;DFF/SRAM/DSP核介绍;FPGA时钟树介绍;带嵌入式ARM核的FPGA介绍;

第二部分:Xilinx FPGA设计:

vivado工具介绍;vivado设计实现流程;vivado设计调试;带CPU的设计的SDK软件调试

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第四期:特别专题:

数字电路的时序优化;PipeLine结构设计;总线数据延时容忍;

课程基本知识:

有电子类相关专业背景,具有较强的逻辑思维能力,有C/Verilog等语言的编程经验,有较强的动手能力。

ZJU 浙江大学