• 问个简单的问题

    想生成一个时钟,但是先延时若干ns。vhdl里有什么简明的语句么。

    我用二十多行才完成:(

    先生成基时钟,然后计数,计数到如干ns后输出方波。。。。比较麻烦啊。。。

    process

    begin

    clk <= '0';

    wait for 500 ns;

    clk <= '1';

    wait for 500 ns;

    end process;

    process(clk)

    variable cnt : integer :=0;

    begin

    if rising_edge(clk) then

    if cnt = 256 then

    cnt := 2;

    end if;

    if cnt = 0 then

    clock <= '0';

    elsif cnt =1 then

    clock <= '0';

    else

    clock <= not clock;

    end if;

    cnt := cnt + 1;

    end if;

    end process;

    2008-08-19
  • IEEE库在什么地方

    LIBRARY IEEE;

    USE        IEEE.STD_LOGIC_1164.ALL;

    USE        IEEE.STD_LOGIC_ARITH.ALL;

    USE        IEEE.STD_LOGIC_UNSIGNED.ALL;

    比如上面的STD_LOGIC_1164,STD_LOGIC_UNSIGNED都在什么地方呢,哪儿能看到vhdl代码呢

    2008-08-15
  • Re: VHDL里把bit矢量的MSB和LSB颠倒

    手动拼接?

    【 在 Henry14 (苦等的人) 的大作中提到: 】

    : 咋弄?

    2008-08-11
  • 请教关于写testbench的方法

    verilog中有一些系统自带的任务task,比较方便时序及控制方面的仿真。

    vhdl中有类似的么?你们一般在仿真接口时序的时候是自己给激励还是用

    一些CPU核?如果有的话用什么核比较方便点啊。今天下了个avr的核,不知道

    从哪下手(菜鸟)。

    发现std_developerskit对vhdl还不错,改天研究一下。

    2008-08-11
  • 请教高手一个关于指定目录的问题

    发现在选择 命令->运行dos后cmd会自动跳到对应的目录下,这个是如何实现的?

    能实现给工具栏上指定的程序指定目录么,比如我在工具栏上打开一个notepad,然后保存的时候自动就在当前目录下了,而不需要自己再去找到当前目录。

    有知道的吭一声,谢谢!

    2008-08-07
  • 请教一个FPLL问题
    loading ...

    modelsim仿真时发现FPLL的延时为20ns(即areset为0到locked为1的时间),但是有的同学仿出来是23ns,这个时间与什么有关?与tb代码有关么?

    还有PLL产生的时钟一般为什么会做一个相位调整,有资料说锁相环后移相270度后输出的时钟目的是为了规避由于线路传输引起的数据和时钟的相对时延,保证DDR入口处数据和时钟的时序稳定地满足指标要求。小弟刚开始学,对这个不理解,达人指教。

    2008-07-22
  • 请教VHDL的语法问题

    G0 : for i in 0 to 10 generate

    I_FRX_S_P : FRX_S_P port map(

    。。。。。。。。。

    );

    end generate;

    请教一下上面的G0,I_FRX_S_P分别代表什么?哪个是例化名

    看RTL发现 FRX_S_P:\G0:0:I_FRX_S_P这些又分别是什么?

    另: for i in 0 to 10 generate 和for i in 0 to 10 loop有什么区别么?

    谢谢!

    2008-07-21
  • Re: 以前用过的功能不知道怎么配置了

    ido.el ibuffer.el etc....

    【 在 slice (nihao) 的大作中提到: 】

    : 几年前用过emacs,很久没用了,以前的配置想不起来咋弄的了。

    : 问一下emacs里的自动列出当前目录下的文件,并且按一个回车键就会自动到上一层目录,是在emacs文件里配置还是有专门的el文件?

    : 记得还有一个是管理buffer的,也忘记叫啥了

    : ...................

    2008-07-18
  • modelsim的gui仿真错误,为什么命令行就可以?

    很诡异,在gui里手动编译提示# Compile of FRX_S_P.vhd was successful.

    但是仿真的时候却会出现# Fatal error in Process line__7025 at D:/altera/quartus51/eda/sim_lib//altera_mf.vhd line 7201

    但是如果在命令行用vcom -work work FRX_S_P.vhd 仿真确实可以的。、

    为啥会这样?

    SE6.3版本的。

    2008-07-18
  • 问一下modelsim中如何打印出调试信息

    因为分析波形比较麻烦,我向在特定的地方输出信息。modelsim能做到么?

    或者可以输出到文件里么,谢谢

    2008-07-18
  • 若问VHDL中的进程问题

    process中的语句是顺序执行的,这个顺序的概念是什么

    有时间差么?有的话是多少呢?

    2008-07-17
  • 以前用过的功能不知道怎么配置了

    几年前用过emacs,很久没用了,以前的配置想不起来咋弄的了。

    问一下emacs里的自动列出当前目录下的文件,并且按一个回车键就会自动到上一层目录,是在emacs文件里配置还是有专门的el文件?

    记得还有一个是管理buffer的,也忘记叫啥了

    2008-07-17
  • tcl路径中的斜杠可以改么

    如D:\programmefiles\

    改成D:/programmefiles/

    2008-07-16
  • 请教testbench的时序问题

    有一个实体,比如

    ENTITY test IS

    PORT (

    XRST            : IN  STD_LOGIC;

    FRX_124M8CLK        : IN  STD_LOGIC;

    DATA_IN                     : IN  STD_LOGIC);

    testbench这么写行么,在testbench的时钟上升沿给信号赋值,

    而时钟是共给FRX_124M8CLK的,这样DATA_IN 能采集到数据么?

    发现用modelsim仿真的时候没什么问题,不知道现实中会不会有时序问题

    这样能打入触发器么。感觉testbench中是不是应该在上升沿之前给出数据信号?

    2008-07-15
  • Re: 有没有高手有sourceinsight的VHDL配置文件

    有vim下VHDL的截图么,show个?

    【 在 BourneJason (~最爱DOTA~ IronMan) 的大作中提到: 】

    : 应该用万能的vim

    2008-07-08
  • Re: 有没有高手有sourceinsight的VHDL配置文件

    我还是觉得si好,verilog的配置用的就很爽。。。

    ue用来写写代码还凑合。

    si官网上那个VHDL配置太不智能了。。。特来求。。。

    【 在 Remmy (我那岌岌可危的爱情) 的大作中提到: 】

    : 还不如ultraedit

    2008-07-08
  • 有没有高手有sourceinsight的VHDL配置文件

    发个上来,谢谢,我找了半天了。。。:(

    2008-07-08
  • quartus II的rtl viewer有没有和protel类似的快捷键

    在里面看实在不方便,要是能像protel那样pagedown pageup来缩小放大就好了。

    2008-07-04
  • Re: 弱问VHDL语法

    是我自己有意试试的。没有报错。不知道存在的意义。特来请教。

    我发现VHDL的编译方法有点傻,一个文件中多个实体的时候,即使前面引用过了库每个实体前面都还要再次引用库。

    有高手介绍下哪有EDA软件的编译思想的?

    【 在 dicky (dicky) 的大作中提到: 】

    : 怎么会有两个结构体?

    2008-07-03
  • 弱问VHDL语法

    小弟刚开始学。

    一个实体有两个结构体编译的时候没有错误,具体工作时会选哪个结构体工作呢?

    为什么允许这种情况出现?

    library IEEE;

    use IEEE.STD_LOGIC_1164.all;

    entity AOI is

    port(

    A,B,C,D:in STD_LOGIC;

    F: out STD_LOGIC

    );

    end AOI;

    architecture V1 of AOI is

    begin

    F <= not( (A and B) or (C and D) );

    end V1;

    architecture V2 of AOI is

    begin

    F <= (A and B) and (C and D);

    end V2;

    2008-07-03