请问有没有什么官方的说法？
我在手册里没找到。
【 在 Immajia (<MD5 加密过的密码>) 的大作中提到: 】
: 应该是硬件做死了的
2010-01-16
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Re: 请教Altera的DDR2专用引脚问题
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请教Altera的DDR2专用引脚问题
在本版搜寻了一下，以前有人问过专用的DQ/DQS引脚不够，用IO引脚行不。
大家斩钉截铁的说不行。
我现在遇到同样的问题，这些专用引脚是怎么被软件编译识别的？
举个例子，比如里面自己写一个DDR2的控制器，而不是用ALTERA的IP。控制器
的输出连接到这些引脚和连接到IO有什么区别？这些专用引脚的输出上升时间
会更短从而满足DDR2的要求吗？换句话说，是硬件在里面做死了，还是软件在
编译IP核的时候识别出是一个DDR2的控制器从而做某些配置的。
2010-01-16 -
Re: 我觉得李小龙的实战能力如何并不重要
赞同第一行
第二行有保留 比如你看Fedor的训练程度和他对比赛的投入程度
【 在 McJohn (偷自行车的人) 的大作中提到: 】
: 重要的是我们今天从他身上可以获取什么，对我们的工作、生活有帮助的
: 我不觉得那些职业拳手，实战能力再强，他们能给我什么启示
2009-12-01 -
Re: LC的双子境界不够
那倒是
但LC里面双子的胃口吊太久了 这种兄弟闾墙的设定未免让人有点失望
【 在 X5S (贪睡的猫) 的大作中提到: 】
: 你不能让LC里边的所有人都比后代强啊...
2009-10-29 -
Re: 自己写的一个小推理——染血的指甲
死者死于自己之手
死者因为和男朋友A为了房子结婚的事情吵架 进而怀疑A和以前的女友C有联系
于是想干掉C 买了淡紫色的指甲油两瓶 其中一瓶参入氰化钾 然后在C之前炫耀
指甲引起C的兴趣 C请求死者给她带一瓶
死者和表妹为房租发生了争执 两人吵架 房间弄的有点乱
第二天死者打算把有毒的那瓶带给同事 化妆的时候不慎弄混 抹上了有毒的指甲油
。。。
【 在 killernf (暗夜杀手) 的大作中提到: 】
: 欢迎大家板砖~
: 作为新进入殓师的我和绰号为“黄药师”的这个家伙是阴间好排挡，人间好伙伴。经常出双入对出没在死人堆里面。偶尔没事替毛利探长破破案子啥的，当然了，这只是业余爱好。这天晚餐刚吃完新鲜海豚鱼白的我，打着饱嗝（sorry没啥风度）走进太平间，看见黄药师大人正蹲在那�
: “啥案子，伙计？“惯常没心没肺的我瞥了一眼眼前的枯萎的美少女问到。
: ...................
2009-08-11 -
Re: 有皮秒级延时的芯片吗？
价格怎么样?
【 在 bihai (new half life) 的大作中提到: 】
: 我用过，有1.5GHz，可以延时2.5Gbps信号没有问题，最大可调6ns。
2009-06-28 -
Re: 有皮秒级延时的芯片吗？
google搜索的
性能最好的MC100195程控延时芯片是安森半导体公司的产品，采用ECL工艺和面阵列封装，电路结构是多级串联门序列，具有高达1GHz的工作频率，最小步进延时20PS，最大扫描长度2.0ns还可多芯片串接，获得更大扫描长度。
http://www.eaw.com.cn/news/newsdisplay/article/4529
【 在 ppsword (天南一笑) 的大作中提到: 】
: 要程控的
: 希望能够用程序控制
2009-06-26 -
Re: 哪个编辑器可以在前头加固定的注释啊？
如果用emacs，可以找一个verilog-mode的el
能自动插入文件头
【 在 topsmooth (啦啦啦) 的大作中提到: 】
: 比如一些信息啥的
: ise行不？modelsim行不？
: 找了半天不会加……
: ...................
2009-06-25 -
Re: 弱问一个类双时钟问题
看了你的图 把两个时钟与一下的结果作为异步清零可以吗
如果俩是同步的，那么结果应该是单时钟脉冲
【 在 trueralphy (ralphy) 的大作中提到: 】
: 两个时钟一直是同步的，频率都不变。
: 如果按这样写
: always @(negedge fastclk or posedge slowclk)
: ...................
2009-06-25 -
Re: 弱问一个类双时钟问题
搞个和快时钟同步的计数器，用慢时钟作为异步清零信号，计数器在快时钟
负沿计数。
系统有两个时钟，一个快的大概30M,一个慢的100kHz级别，还有八位和快时钟同步的数据。慢时钟的上升沿和快时钟的上升沿是对齐的。
~~~~~~~~~~~这个是指初始时候么？
想在每次慢时钟的上升沿后，在快时钟的连续的100个下降沿采样100个数据。这个东东该咋做呢？想来半天，俺只会用verilog，没写出来。 大侠帮帮忙，看看该咋搞。 谢谢！
【 在 trueralphy (ralphy) 的大作中提到: 】
2009-06-24 -
Re: C语言的算法可以直接port到FPGA里面吗？
同意
另外有一点我觉得比较重要的 很多DSP的算法硬件实现
需要把算法重新并行化 这个实现过程是否system generator能做大部分?
【 在 intron (内含子) 的大作中提到: 】
: 讲起来现代电子计算机都是状态机(冯·诺依曼结构、
: 或是稍加改进的哈佛结构，不考虑速度的前提下与
: 图灵机等效)。可是在实现时，完成同一目的的
: ...................
2009-06-23 -
Re: 问个时序的问题
你说的我都同意:)
不过和楼主的问题怎么联系我看不出
【 在 report (王二 原谅我这一生不羁放纵爱自由……) 的大作中提到: 】
: 1、如果你认为这里边儿有AD的话，也只是一个1bitAD
: 2、频谱卷叠发生在奈奎斯特条件不满足的情况下。用一个
: 500MHz的抽样对100MHz离散信号做1bit量化，即使碰到
: ...................
2009-06-20 -
Re: 问个时序的问题
AD在采样的时候已经被采样定理约束了。
楼主说的100MHz信号应该是数据流的速率，这样再用500Hz采时
相当于数字信号处理中的抽取。
读当然能读到，读的对不对就凭运气了，毕竟不知道时钟和数据之间
的相位关系。
我觉得采样定理不能这么用。
虽然实际传输的是连续信号。但信息是0/1序列，也就是在
时间和空间上都是离散的。
并且，对信号的采样也是时空离散的。这种情况下的采样
很有趣。:P
当然，数字电路本身的不稳定状态也不能忽略，但并不是
完全不能处理。否则就不可能实现跨时钟域传输了。:P
【 在 benben000 (沉静) 的大作中提到: 】
孔子围于陈蔡之间,七日不火食.大公任往吊之,曰:子几死乎?予尝言不死之道.东海有鸟,其名曰意怠.其为鸟也,翂失而似无能;引援而飞,迫胁而栖;进不敢为前,退不敢为后;食不敢先尝,必取其绪.是故其行列不斥,而外人卒不得害,是以免于患.直木先伐,甘井先竭.子其意者饰知以惊愚,修身以明汙,昭昭乎如揭日月而行,故不免也.昔吾闻之大成之人曰:自伐者无功,功成者堕,名成者亏.孰能去功与名而还与众人!道流而不明居,得行而不名处;纯纯常常,乃比于狂;削迹捐势,不为功名.是故无责于人,人亦无责焉.至人不闻,子何喜哉!
【 在 report (王二 原谅我这一生不羁放纵爱自由……) 的大作中提到: 】
: 标 题: Re: 问个时序的问题
: 发信站: 水木社区 (Thu Jun 18 17:19:52 2009), 站内
: 不知你这么作有何意义？
: 根据采样定理，频率是混爹的。根本无法回复原始信号。
: 【 在 topsmooth (啦啦啦) 的大作中提到: 】
: : 如果进来的信号是100MHz的
: : 我用500Hz去读会不会读不到啊？
: : 我是没打算也不可能取到所有信号，就想随便取几点
: : ...................
: --
: 低调做人，踏实做事。
2009-06-20 -
Re: FPGA里面做ROM大家是怎么初始化的？
我想楼主的意思是自己写个rom例化？
【 在 nel (莱恩) 的大作中提到: 】
: altera是在例化rom时，可以指定初始文件，hex格式或mif格式
2009-06-18 -
Re: fpga上实现个usb2的收发是不是挺麻烦的？
是 固件需要花点时间 USB驱动程序可以用cypress官方的
【 在 leohart (leo (at) *百十载求是魂*) 的大作中提到: 】
: 所谓的phy是不是就是自己在fpga或者asic上实现68013一样的功能，也就是说要自己
: 实现电路从usb电缆上读电平跳变，时序，纠错，编码啥的，而如果68013就是在板子上的
: 固件上写个驱动它的程序和pc上收发数据的程序，然后只管读和发数据不用具体考虑的电平
: ...................
2009-06-14 -
Re: 像这种项目，如果外包的话，多少钱合适？
很好奇那俩AD片子多少钱
项目时间很紧哪 除非以前有过积累
不然硬件制版或调试过程中出点问题的话 再折腾一下时间就全打进去了
这样的项目至少30万 窃以为 但这个价格可能也没人接
【 在 lvbaohua (lvbaohua) 的大作中提到: 】
: 呵呵，转载的，纯属问问，不是真的外包。看做fpga的项目到底值多少钱？
: 希望对高速FPGA逻辑编程比较熟悉，有DDR-II和PCIE方面工程经验。
: 替友代发，请勿回站内信箱，有意者可以联系：
: ...................
2009-06-11 -
Re: modelsim仿真毛刺
有可能是时钟采样窗口的数据不稳定
你做的是功能仿真吧
其实用quartus自带的仿真器也很方便，如果设计不是特别复杂的话
【 在 livefresh (伤情的口风琴) 的大作中提到: 】
: 领导警告我说，这个设计一定会出现毛刺，可是我用modelsim做仿真的时候，
: 波形都特完美，根本没看到毛刺啊
: 是不是我仿真的步骤有问题？第一次用modelsim，只是根据tutorial的basicsimulation做的。
: ...................
2009-06-11 -
Re: FPGA培训_FPGA设计方向毕业生就业班
以前老板出钱去过一个信息产业部的FPGA高级研修班
了无生趣 完了发个证书
看这个培训也是意思不大
【 在 unbj () 的大作中提到: 】
: FPGA培训就业班介绍
: 未名芯锐教育科技有限公司与国内IC设计大师夏宇闻教授携手合作成立FPGA学院。FPGA学院强大的师资团队由夏宇闻教授领衔，集多位在业界工作多年的FPGA技术精英共同为学员提供FPGA培训；同时，FPGA学院精心打造了一套FPGA培训教学体系，本课程体系系统、科学、实用，能够使
: FPGA培训就业班课程体系
: ...................
2009-06-09 -
Re: 【求助】计数器不计数
你写的很多地方有毛病 以下供参考
module test(
input clk,
input clr,
input p,
output reg [7:0] t,
output reg [15:0] b
);
always@(posedge clk or posedge clr) begin
if(clr)
t <= 0;
else if(p) begin
t <= t + 8'd1;
end
else
;
end
always@(posedge clk or posedge clr) begin
if(clr)
b <= 0;
else begin
if(t > 8'd70)
b <= b + 16'd1;
else
;
end
end
endmodule
【 在 livefresh (伤情的口风琴) 的大作中提到: 】
: 思路是信号P来了以后T开始计数，P至少能持续100个时钟周期，T计数到70以后，
: 计数值B就加1
: 根据仿真的结果看，B一直不发生变化。下面是一段代码，大家帮我看看有什么错误。
: ...................
2009-06-09