• Re: 鱼缸长青苔怎么处理?

    黑金刚,非常好用

    【 在 wss030721 的大作中提到: 】

    : 鱼缸养了水草,青苔比较多不好清理,有什么好的办法吗?

    01月21日
  • Re: [原创][心得]翻新结束了

    个人觉得客厅空调45度放置更合适

    【 在 kerry23 的大作中提到: 】

    : 【 在 kerry23 的大作中提到: 】

    : : 【 在 kerry23 的大作中提到: 】

    : : : 老房基础上做的。

    : : :

    01月15日
  • Re: 杀鱼的把胆弄破是不是整条鱼就废了

    上次在市场买来的去了内脏的鱼,一颗孤零零的鱼胆就在腹中原位,还好发现了

    【 在 Tjusmmj 的大作中提到: 】

    : 基本吧,整条鱼基本都变苦了。

    : 【 在 saxyfaye 的大作中提到: 】

    : : rt

    01月05日
  • Re: 今天鲫鱼汤炖的很成功

    正解,煎到火候,直接加开水,瞬间就白了

    【 在 Mrsundy 的大作中提到: 】

    : 煎完鱼以后要用热水

    : 【 在 tu160 的大作中提到: 】

    : : 怎么怎么做的这么白的,有诀窍吗?

    : :

    01月05日
  • Re: 2019年总结

    显摆豪宅

    鉴定完毕

    【 在 vandv 的大作中提到: 】

    : 博士毕业十年了,副高级职称,月到手1.5万,加公积金5200每月,年终奖发了7万,房租收入七万,房贷支出36万,最终结余两万。基本入不敷出

    2019-12-31
  • 【转让】12月13日晚6:30清华大礼堂冰雪奇缘2

    本周五晚校内大礼堂冰雪奇缘2英文原版电影票3张

    因为有事儿,不能去看了。3张电影票60转,校内取票18810963961

    2019-12-11
  • Re: CPLD芯片可以存储变量么?

    可以存取的

    【 在 haiyywvf 的大作中提到: 】

    : 大侠,我也看了这个手册,里面是8kbit的UFM,这里面的User Flash Memory可以像stm32这种芯片里面的flash一样在程序运行过程中向flash里面写数据么,之前一直用STM32,只要知道写入的flash地址,下次从这个地址里面读数就可以实现掉电保存的功能,

    : 【 在 spadger 的大作中提到: 】

    : : 没记错的话,这个CPLD里面有1kByte的UFM = User Flash Memory.

    : :

    2019-12-10
  • Re: altera三速网mac和phy的连接问题

    谢谢,已明白这个东西的作用了

    我用pll移个相位应该也可以实现一样的效果,虽然没必要-_-

    目前还在苦苦找寻解决办法。另外深刻感觉到目前altera体系资料的匮乏

    【 在 guojiadui 的大作中提到: 】

    : output double data rate

    : 【 在 DummyGL 的大作中提到: 】

    : : 从原理图中电阻配置看,是Mii/gmii接口。

    : : 这oddr是什么?此前就百度了学习了一下,没找到概念性解释,不是很理解

    2019-12-10
  • Re: 主题:altera三速网mac和phy的连接问题

    还没有解决

    您说得可能是个问题的方向,所以也正在学习时钟约束的东西

    时钟分析报告里是multicorner不满足

    两个pll的输出slack不够

    共4个负值,其中有个-1000和-200

    因为没有手工写约束,目前还不大懂,只学习了些概念,有了初步认识,但还没有解决思路,不知道应该对哪个时钟约束。

    【 在 vp895 @ [FPGATech] 的大作中提到: 】

    : 解决了吗?怎么解决的?约束文件里面对时钟约束了吗?

    : 【 在 DummyGL 的大作中提到: 】

    : : 按照mac手册里的接法(如图)链接,但tx失败,考虑还是tx时钟处理不好。

    : : 图中有个clock driver,但没具体说需要延迟多少。用pll延迟一个相位值,试了很多相位,都没解决问题。用lcell也试过,也不行。

    2019-12-10
  • Re: 搬家处理各种家具物品!

    5层储物那个能拆开吗?电动车儿能搞定吗?

    【 在 lxtxia 的大作中提到: 】

    : 搬家处理各种家具物品,适合出租房,地点五道口,一起拉走优惠!

    : 床(1.5x2m)加床头柜带床垫 350元

    : 大号布衣柜(203宽/172高/45深) 50元

    : 中号号布衣柜(128宽/172高/45深) 30元

    2019-12-10
  • Re: 长城人寿种牙险

    了解了一下

    团购13000和20000两种

    【 在 dyj9999 的大作中提到: 】

    : 卓马种一颗牙要多少钱

    : 【 在 lxue 的大作中提到: 】

    : : 推荐在团购版做团购的卓马口腔,去的水木网友反馈都还不错。

    : : 【 在 DummyGL 的大作中提到: 】

    2019-12-07
  • Re: 长城人寿种牙险

    好的,去了解一下

    【 在 lxue 的大作中提到: 】

    : 推荐在团购版做团购的卓马口腔,去的水木网友反馈都还不错。

    : 【 在 DummyGL 的大作中提到: 】

    : : 貌似几天前还11800

    : : 现涨了1000块钱

    2019-12-07
  • 长城人寿种牙险
    2019-12-07
  • Re: altera三速网mac和phy的连接问题

    从原理图中电阻配置看,是Mii/gmii接口。

    这oddr是什么?此前就百度了学习了一下,没找到概念性解释,不是很理解

    【 在 zkr 的大作中提到: 】

    : 先明确用的MII接口是GMII还是RGMII

    : - GMII没用过,印象中是上升沿 Only,用ODDR就OK

    : - RGMII是DDR的,CLK需要移2ns,要么PLL出125M 0/90双时钟,要么用250M

    : RGMII的PHY很多自带不错的内部延迟线,配PHY比折腾FPGA侧简单

    2019-12-02
  • Re: altera三速网mac和phy的连接问题

    开发板给了verilog硬件验证程序,udp不断收发,一切正常。所以pcb应该没问题,应该是我软硬件的问题。

    【 在 sandy1985 的大作中提到: 】

    : Mac和PHY在PCB上是直连的吗 中间有没有在靠近MAC端串一个22ohm电阻

    : 【 在 DummyGL 的大作中提到: 】

    : : 按照mac手册里的接法(如图)链接,但tx失败,考虑还是tx时钟处理不好。

    2019-12-02
  • Re: altera三速网mac和phy的连接问题

    因为pc网络连接开发板(ping)时,开发板报msgdma(dma,开发板用于将收/发数据与内存进行交换)错误,判断开发板已接收到包,但不能有效发回响应报文,导致PC端网络无法连接。

    后来看到tse mac手册中有个clock driver的说明,要求对tx clock进行延迟处理,而我此前根本就没处理这个时钟(mac和phy是完全相同的时钟),因此怀疑的就是这个东西处理得不合理导致问题。

    您非常热心,谢谢。

    【 在 aptx4689lx 的大作中提到: 】

    : 最简单就是oddr

    : 要不就用寄存器,从mac出来再打一拍,然后把这些个dff locate在IOB里面。

    : 与数据中心对齐就是为了满足phy接口的时序的啊。上升沿在中心不就是Tsu和Thold分别是4ns了么。

    : 我怀疑你怎么知道是tx的问题,从phy里能读状态么

    2019-12-01
  • Re: altera三速网mac和phy的连接问题

    不太懂,主要是怎么就能与数据中心对齐了呢?

    按您的说法先研究学习一下,谢谢。

    【 在 aptx4689lx 的大作中提到: 】

    : gmii的tx有啥可调的。它的意思是这个clock divider用来产生一个上升沿与tx数据中心对齐的时钟输出。你用oddr就好了啊都不用pll。

    2019-12-01
  • altera三速网mac和phy的连接问题 (转载)
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    按照mac手册里的接法(如图)链接,但tx失败,考虑还是tx时钟处理不好。

    图中有个clock driver,但没具体说需要延迟多少。用pll延迟一个相位值,试了很多相位,都没解决问题。用lcell也试过,也不行。

    求解,谢谢!!!

      

    2019-11-28
  • altera三速网mac和phy的连接问题
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    现在的状态

    按照mac手册里的接法(如图)链接,但系统不稳定,主要表现:quartus每次编译后,系统运行状态不同。有几种状态:网络能ping通; ping不通,采集卡报raw_send失败;ping不通,且无任何反应。

    开始怀疑采集卡tx失败,考虑tx时钟处理不好。 因图中有个clock driver,但没具体说需要延迟多少,最早的处理就根本没管它,直连的,偶尔能通但不稳定。后来发现这个问题,用pll延迟一个相位值,试了很多相位,都没解决问题。用lcell也试过,也不行。 解决不了不稳定的问题。

    现在倾向于整个体统时序不稳定。但不知道解决的方向。

    求指导,谢谢!!!

    ****

    此前的帖子

    按照mac手册里的接法(如图)链接,但tx失败,考虑还是tx时钟处理不好。

    图中有个clock driver,但没具体说需要延迟多少。用pll延迟一个相位值,试了很多相位,都没解决问题。用lcell也试过,也不行。

    求解,谢谢!!!

    ※ 来源:水木社区 [117.136.0.*(北京)]

    2019-11-28
  • Re: verilog教程学习一半了,我感觉离FPGA高手越来越近了

    和第二版区别大吗?

    【 在 tcpbj 的大作中提到: 】

    : verilog数字系统设计教程

    : 第4版

    : 书上的练习也做完了。 看书后半部分的例子也蛮容易看懂。

    2019-10-23